Если обратиться к программному обеспечению, то можно отметить что в кросс-средстве Редитор для контроллера Ремиконт Р-130 имеется подобный алгоритм. Это алгоритм ЗАП (рисунок 1) [1].

Рисунок 1 – Функциональная схема алгоритма «Запаздывание ЗАП».

При этом стандартом программирования промышленных контроллеров МЭК 61131-3 также предусматривается реализация алгоритма цифровой задержки (рисунок 2) [2]. В таблице 1 представлен перечень входов и выходов функционального блока «DELAY» из стандарта МЭК 61131-3.

Рисунок 2 – Функциональный блок цифровой задержки в стандарте МЭК 61131-3.

Таблица 1 – Входы и выходы алгоритма «DELAY» стандарта МЭК 61131-3.

Если обратиться к современным средам автоматизации, таким как Codesys [3], Step 7 [4, 5], PC Worx [6], TwinCat [7], то данный алгоритм отсутствует в стандартных библиотеках перечисленных средств программирования.

В данной статье предлагается рассмотреть возможность применения алгоритма цифровой задержки из пользовательской библиотеки упомянутой в статьях [8, 9, 10]. В качестве среды разработки для него было выбрана программная среда Codesys, поскольку среди перечисленных имеет широкий круг программируемых ПЛК. На рисунке 3 представлен внешний вид функционального блока «DELAY» на графических языках FBD / CFC. В таблице 2 представлены значения входных и выходных переменных функционального блока «DELAY».

Рисунок 3 – Внешний вид функционального блока «DELAY»для пользовательской библиотеки.

Таблица 2 – Входы и выходы алгоритма «DELAY».

На рисунке 4 представлена реализация алгоритма цифровой задержки на языке ST. 

Рисунок 4. Реализация алгоритма «DELAY» на языке ST.

При этом если на вход N, отвечающий за количество циклов задержки подано нулевое значение, или на вход RESET, отвечающий за сброс работы алгоритма подана значение TRUE, алгоритм не работает, о чем сигнализирует выход Q, принимающий значение FALSE, и на выход OUT подаётся вход IN. В противном случае Q принимает значение TRUE, а входная переменная буферизируется во временной переменной BUF. Далее организован цикл с накоплением переменной i. При этом выходной переменной OUT присваивается значение буфера BUF, что организует задержку.

Проверка работоспособности алгоритма «цифровой задержки DELAY» была проведена в среде Codesys в режиме эмуляции, а также при использовании контроллера ОВЕН ПЛК-150.У-М. Для этого была использована программа, представленная на рисунке 5, в результате работы программы была получена диаграмма, изображенная на рисунке 6.

Рисунок 5. Программа для проверки алгоритма «DELAY».

Рисунок 6. Демонстрация работы алгоритма «DELAY».

На рисунке 6 изображена трассировка переменных с помощью, встроенной в среду Codesys возможности. Входной сигнал IN представляет собой синусоиду, подаваемый с генератора, Выходной сигнал OUT имеет задержку от входного сигнала на N циклов. В данном случае задержка N равна 60 циклам, в контроллере Овен ПЛК-150.У-М было установлено значение цикла в 2мс, это значит, что задержка функции происходила на 30 мс. Это значение можно выставить в диапазоне от 1 до 4095 циклов. Это значение – размер буфера памяти BUF и оно может быть отрегулировано в соответствии с нуждами пользователя.

Разработанный алгоритм имеет широкие возможности в области применения в различных программах. Помимо этого, данный алгоритм может быть использован в процессе обучения и исследования возможностей современных программных комплексов.